چکیده
یک مبدل آنالوگ به دیجیتال 12 بیتی دوکاناله 210MS/s (ADC) که روی معماری تقریب متوالی لوله ای بکار برده شده ارائه می شود. ADC به 3 مرحله، با انتقال باقیمانده غیر فعال بین مراحل اول و دوم و تقویت باقیمانده فعال بین مراحل دوم و سوم افراز می شود. ADC 5.3 m W از یک منبع 1 ولتی مصرف کرده و به SNDR 63.48 دسی بل در یک ورودی 5MHZ و 60.1 دسی بل نزدیک نرخ نایکوییست دست می یابد.
چکیده
یک ADC خط لوله کم توان، پر سرعت، توسط جایگزینی آمپلی فایرهای باقیمانده جلو دار با مدار بندی تیپ دلو پالسی و توسط جبران کردن خطاهای ورودی با استفاده از خطی سازی دیجیتال، پیاده می شود. ADC در CMOS 65 نانومتری پیاده سازی شده و 0.26 میلی متر مربع جا اشغال می کند. این در 200MS/s کار می کند، 11.5 Mw از یک منبع 1 ولتی مصرف کرده و به SNDR معادل 65 دسی بل در فرکانس های ورودی پایین و 57.6 دسی بل نزدیک نایکوئیست دست می یابد. Schreier FOM مبتنی بر SNDR متناظر به ترتیب 164.5 و 157 دسی بل است.
چکیده
این مقاله یک راه‌اندازی خط لوله‌ای ۴ مرحله‌ای ۱۲ بیت 110 MS/s یکپارچه SAR ADC را از طریق یک تک تقویت‌کننده عملیاتی با بهره پایین ارائه می‌دهد. یک تکنیک مبتنی بر نسبت کالیبراسیون خطای بهره بر اساس به اشتراک‌گذاری تک تقویت‌کننده عملیاتی به‌منظور کاهش پیچیدگی مدار دیجیتالی کالیبراسیون پیشنهادشده است. تنها یک سیگنال عدد شبه تصادفی برای انجام تزریق لرزش به کار گرفته‌شده است، اما خطاهای متعدد بهره را کالیبره می‌کند، و درنتیجه تسریع سرعت همگرایی، رهایی از کاهش سیگنال ورودی و به حداقل رساندن اصلاح آنالوگ با توجه به کالیبراسیون پس‌زمینه‌ای را انجام می‌دهد. اثربخشی معماری در تراشه‌های ۶۵ نانومتری CMOS که مساحت هسته آنالوگ آن‌ها تنها mm20.12 است، تأیید شده است. ADC به‌طور متوسط ۶۳ دسی‌بل SNDR و ۷۵٫۲ دسی‌بل SFDR را در 110 MS/s با مصرف توان آنالوگ ۱۱٫۵ میلی وات از یک منبع ۱٫۲ ولت به دست می‌آورد. تنها ۴۰ هزار نقطه برای رسیدن به SNDR مطلوب با روش کالیبراسیون ارائه‌شده موردنیاز است.
1. مقدمه
در حال حاضر با مصرف توان کمتر به‌صورت ذاتی، SAR ADC خط لوله‌ای [۱] [۲] به یک توپولوژی جایگزین محبوب برای خط لوله مرسوم ADC تبدیل شده است. اتلاف توان کمتر، از MDAC ساده‌شده به دست می‌آید و تعداد مقایسه‌گرها را به دلیل جایگزینی فلاش با SAR در هر یک از زیر مرحله‌های ADC به حداقل رسانده است. یک تک تقویت‌کننده عملیاتی با دو گام خط لوله‌ای غالباً در طرح‌های قبلی [۱] [۲] برای خط لوله SAR ADC به کار گرفته‌شده است، اما برای رسیدن به سرعت بالا و وضوح بالا (> ۱۰ بیت) با توجه به نوسان کوچک سیگنال باقی‌مانده‌اش بیش‌ازحد مرزی است. از سوی دیگر، خط لوله چندمرحله‌ای، دارای مزایای به دست آوردن فضای بیشتر از طریق معاوضه بهتر در تخصیص وضوح هر یک از زیر مراحل که برای وضوح بالاتر بسیار مهم است، چندین تقویت‌کننده عملیاتی برای MDAC و مقدار نوسان باقیمانده است. بااین‌وجود، چندین تقویت‌کننده عملیاتی در ساختار خط لوله چندمرحله‌ای مرسوم اجتناب‌ناپذیر است، مگر اینکه روش به اشتراک‌گذاری زمان [۳] استفاده شود، که قابل‌استفاده برای خط لوله SAR ADC است.
همان‌طور که تکنولوژی سیلیکون به سمت مقیاس عمیق‌تر از زیر میکرون در حال حرکت است، طراحی تقویت‌کننده عملیاتی برای رسیدن به بهره بالای حلقه باز توسط بهره پایین ذاتی ترانزیستور و منبع ولتاژ سخت‌تر می‌شود. بنابراین، استفاده از یک تقویت‌کننده عملیاتی بهره کم با کالیبراسیون دیجیتال می‌تواند مزایا را از روند ریزمقیاس نمایی حفظ کند. چند تکنیک کالیبراسیون پس‌زمینه‌ای [۴] [۵] برای ADC خط لوله‌ای چندمرحله‌ای برای جبران بهره پایین تقویت‌کننده عملیاتی در حوزه دیجیتال ارائه‌شده است.
این مقاله در نشریه آی تریپل ای منتشر شده و ترجمه آن با عنوان تقویت کننده عملیاتی در سایت ای ترجمه به صورت رایگان قابل دانلود می باشد. جهت دانلود رایگان مقاله فارسی و انگلیسی روی عنوان فارسی (آبی رنگ) کلیک نمایید.
منبع:
A 12-bit 110MS/s 4-stage Single-Opamp Pipelined SAR ADC with Ratio-Based GEC Technique
چکیده
این مقاله نتایج طراحی نمونه اولیه بلوک IP یک مبدل آنالوگ به دیجیتال با تقریب متوالی (SAR ADC) را برای پیاده سازی با فن آوری 0.18 μm MMRF CMOS از شرکت UMC (تایوان) ارائه می دهد.
در درجه اول، واحد ADC در این مقاله با توجه به الزامات فنی بازخوانی دستگاه های الکترونیکی سیستم ردیابی سیلیکونی برای آزمایش ماده باریونی فشرده [Compressed Baryonic Matter] در دستگاه شتاب دهنده FAIR (www.gsi.de/en/research/fair.htm) طراحی شده است. هر چند، از این ADC می توان برای طیف وسیع تری از کاربردها هم استفاده کرد.
برای افزایش دقت و حصول اطمینان از قدرت تشخیص ADC از یک مقایسه کننده rail-to-rail استفاده شد. این ADC SAR بر روی تراشه ناحیه ای به مساحت 325 μm × 325 μm را اشغال می کند، ENOB برابر 6.88 بیت است، حداکثر DNL کمتر از 0.8 LSB و INL کمتر از 0.6 LSB است، فرکانس نمونه برداری 20 MHz، فرکانس ساعت 200 MHz و SNDR برابر 43.2 dB است. با این پارامترها ADC در ولتاژ تغذیه اسمی 1.8 V، در حدود 1.3 mA جریان مصرف می کند.
چکیده
این مقاله منبع بندگپ و مدارات sub-BGR برای LSIهای نانووات را نشان می‌دهد. مدارات شامل یک مدار جریان مرجع نانوآمپری، یک ترانزیستور دوقطبی و ژنراتورهای ولتاژ متناسب با دمای خالص می‌باشند. مدارات پیشنهادی از استفاده از مقاومت‌ها اجتناب کرده و شامل تنها MOSFET و یک ترانزیستور دوقطبی است. به دلیل اینکه مدار sub-BGR ولتاژ خروجی ترانزیستور دوقطبی را بدون استفاده از مقاومت تقسیم می‌کند، می‌تواند با منبع زیر 1ولت کار کند. نتایج تجربی به دست آمده در تکنولوژی CMOS 0.18 میکرومتر نشان می‌دهند که مدار BGRمی‌تواند ولتاژ مرجع 1.09ولت و مدار sub-BGR ولتاژ مرجع 0.548 را تولید کند. اتلاف توان مدارات BGR و sub-BGR به ترتیب 100 و 52.5 نانووات می‌باشد.
| عنوان فارسی مقاله: |
ابزار CAD پیشرفته برای مدل سازی نویز از ترانزیستورهای اثر میدان میکروموج/ RF با عرض های دروازه بزرگ |
| عنوان انگلیسی مقاله: |
Advanced CAD tool for noise modeling of RF/microwave field effect transistors with large gate widths |
| عنوان فارسی مقاله: |
ابزار CAD برای مدلسازی ترانزیستور میکروویو/ RF و طراحی مدار |
| عنوان انگلیسی مقاله: |
CAD tools for efficient RF/microwave transistor modeling and circuit design |
| عنوان فارسی مقاله: |
طراحی یک latch چفت شده کم هزینه و با تشعشع قابل اطمینان بالا توسط فناوری 66nm CMOS
|
| عنوان انگلیسی مقاله: |
Low cost and highly reliable radiation hardened latch design in 65 nm CMOS technology |
| عنوان فارسی مقاله: |
بررسی در مورد مدیریت انرژی و استراتژی های کنترل آن در میکروشبکه |
| عنوان انگلیسی مقاله: |
Research on energy management and its control strategies of microgrid |
| عنوان فارسی مقاله: | مدل سازی اثرات تداخل در معماری باس CNT |
| عنوان انگلیسی مقاله: | Modeling Crosstalk Effects in CNT Bus Architectures |
