چکیده
تخمین کمبود یک گام مهم در جریان طراحی دیجیتال با تکنولوژی نانو است. درحالیکه دادههای قابلاعتماد بر روند کمبود فنآوری CMOS در دستگاههای مستقل و مدارها وجود دارد، فقدان نتایج عمومی در اثر مقیاسپذیری در کمبود مصرف برق برای مجموعه استاندارد سلولی کامل است. تجزیهوتحلیلی بر روی کتابخانه سلول استاندارد بااستفاده از برآورد سطح منطق مدل، که توسط مقایسه SPICE BSIM 4پشتیبانی شده است ارائه میکنیم. افزایش سرعت مدل سطح منطق برروی SPICE 10^3< با متوسط دقت خطای زیر 1٪ است. بنابراین تاثیر مقیاسپذیری را در کل مجموعه سلولی استاندارد با توجه به مکانیزمهای مختلف کمبود (زیرآستانه، بدنه، گیت) بنا به وابستگی الگوی ورودی گسترش میدهیم. درحالیکه کمبود بدنه به نظر غالب میرسد، انتظار میرود کمبود زیرآستانه بیش از دیگر قطعات مقیاسپذیری افزایش یابد. اطلاعات دقیق از کل تجزیهوتحلیل برای استفاده در بیشتر تحقیقات در مورد طراحی دیجیتال گزارش شده است.
1. معرفی
بهطورکلی، اتلاف توان در مدارات دیجیتال میتواند در دو جزء مختلف گروهبندی شود:
1. قدرت پویا - ناشی از جریانهای مورد نیاز برای شارژ و تخلیه بار خازن در طول سوئیچینگ سیگنال و جریان اتصال کوتاه در معابر زمانی که هر دو بهطور همزمان به شبکه Pull-Up و PULL-DOWN میشوند.
2. قدرت استاتیک – زمانی رخ میدهد که حتی اگر هیچ انتقال سیگنالی با توجه به کمبود جریان در دستگاه وجود نداشته باشد.
کمبودجریان به شیوهای پیچیده بر روی خواص ساختار دستگاه مانند دوپینگ مشخصات، ضخامت اکسید، ابعاد کانال و غیره بستگی دارد، همانگونه که آنها به دلایل مختلف فیزیکی مانند گیت اکسید تونل، انتقال زیرآستانه و معکوس بایاس انتقال محل اتصال بستگی دارد. همانند استراتژی فناوری بین المللی برای نیمههادیها (ITRS) برای روند تلفات توان با توجه به پیشرفت تکنولوژی، تلفات استاتیک قدرت در CMOS نیز انتظار میرود که بیش از توان تلفات پویا باشد [5]. هانگونه که شکل. 1 نشان میدهد توان پویا منبع غالب اتلاف انرژی در سالهای گذشته بوده است، درحالحاضر قابلمقایسه است و حتی از کمبود زیرآستانه و کمبود اتصال پیشی گرفته است، درحالیکه کمبود اکسید گیت توسط معرفی دیالکتریک بالای K محدود شده است [5].
این مقاله در نشریه الزویر منتشر شده و ترجمه آن با عنوان مقیاس پذیری فناوری در سایت ای ترجمه به صورت رایگان قابل دانلود می باشد. جهت دانلود رایگان مقاله فارسی و انگلیسی روی عنوان فارسی (آبی رنگ) کلیک نمایید.
منبع:
Impact of technology scaling on leakage power in nano-scale bulk CMOS digital standard cells