چکیده
این مقاله طراحی و توصیف مشخصات یک مبدل آنالوگ به دیجیتال فلش تک هسته ای سه بیتی Gs/s-24 در CMOS دیجیتال توان پایین 28 نانومتری ارائه میدهد.این مقاله مطالعه طراحی مدار نمونه بردار و نگهدار و مرحله بافر بعدی و محاسبات و معادلات برای پهنای باند را بدون شبیه سازی وسیع مدار ارائه می دهد. این نتایج با هدف کارایی سرعت لبه در یک ADC تک هسته ای استفاده شده اند.ADC قادربه دستیابی به نرخ نمونه برداری کامل بدون زمان جایگذاری است، که آن را سریع ترین ADC تک هسته ای در CMOS گزارش داده شده میسازد.بامصرف توان 0.4W وتعداد بیت موثر 2.2در Gs/s-24،ADC در حالیکه ناحیه فعال اشغال شده اش 12 mm2 به رقم شایستگی 3Pj در هر مرحله تبدیل می رسد. با توجه به فرکانس نمونه برداری بالا،این ADC هنگامی که با زمان متوسط جایگذاری بیت ترکیب ترکیب شود،قادر است که به سیستم مبدل آنالوگ به دیجیتال با سرعت فوق العاده بالا تبدیل شود.
1. مقدمه
سیستم های ارتباطی مدرن به نرخ داده تا چند ده گیگا بایت احتیاج دارند.یکی از چالش های ویژه ارتباط بی سیم board-to-board در ابرکامپیوترها است،که درآن توان داده بالای 100GS/s نیازاست. مشخصات فنی این را می توان با فرکانسهای حامل بالای100 گیگاهرتز به دست آورد،در این مورد پهنای باند بزرگ تا دهها گیگاهرتز در دسترس است.[1] سیستم ها باچنین پهنای باند بزرگ برای گنجانیده شدن در مبدل های آنالوگ به دیجیتال بسیار چالش آفرین هستند ((ADCs ، که به راحتی می تواند پیوندهای بیسیم تنگراه شوند.بعلاوه، یه منظور تهیه سیستم بر روی تراشه (SOCs)با پردازش سیگنال دیجیتال و ADC های مجتمع در همان تراشه، لازم است که ADC در تکنولوژی مدرن CMOS باشد. اخیرامبدل های آنالوگ به دیجیتال CMOS با بازده توان خوب با نرخ نمونه برداری در محدوده فرکانسی پایین تر [2],[5] با ثبت تقریبا متوالی نشان داده اند که ADC های محبوبی هستند. که رسیدن به بالاترین نرخ نمونه برداری با ساختار مدار پایه با بکار گیری جایگذازی زمانی ممکن است[8],[6].تازمانی که مولد کلاک چند فاز بالا ناچیز باشد،از لحاظ نظری افزایش نرخ نمونه برداری به اصطلاح بدون جریمه ضروری انرژی هر تبدیل ممکن است. به این دلیل توپولوژی های جایگذاری زمان استفاده شده برای ADC ها با سرعت بالا بسیاروسیع هستند و " بهره برداری گسترده ای به منظور رسیدن به رقم شایستگی پایین " داشته اند [9]، معادل انرژی کم در هر مرحله تبدیل در این زمینه.اخیرا نرخ نمونه برداری به بزرگی90Gs/s با هسته ADC ایی که درGs/s 14راه اندازی شده گزارش شده است.[10]متاسفانه استفاده از زمان جایگذاری در مقیاس دلخواه ممکن نیست،به عنوان مثال مشکلاتی سیستم جایگذاری شده رابه شدت محدود میکند، همانند مولد کلاک چند فاز و توزیع ، زمان انتقال کلاک، خازن های ورودی، احتیاج به تقویت کننده های نمونه بردار و نگهدار(THAs) ،و تاخیر[13]-[11],[9] . افزایش بیشترنرخ نمونه برداری بدون تشدید این مشکلات می تواند توسط پیاده سازی هسته سریع ترADCبدست آید.در حالیکه بالاترین ورودی پهنای باند در دسترس است این کاهش در مولد کلاک چند فاز و کاهش زمان تاخیر لازم است.
هدف طراحی برای ADC ارائه شده دستیابی به بالاترین سرعت نمونه برداری ممکن، در ADC تک هسته ای می باشد.درنتیجه توپولوژی فلش ADC انتخاب شده است.هسته ADC ارائه شده در حالیکه دریک CMOS دیجیتال کم توان و کم هزینه طراحی شده است،قادر به کارکردن در نرخ نمونه برداری تا 24Gs/s است. علاوه بر موضوعات مطرح شده در [14] ،این مقاله ملاحظات طراحی جامعی برای مراحل ورودی آنالوگ ارائه می دهد و بینشی از داخل تمامی بلوک های مدار ADC می دهد.علاوه بر این ،مقاله نتایج اندازه گیری شده اضافی و دقیق تر و همچنین فرکانس های بالای آماری را نشان می دهد.قسمت II معماری ADC را نشان می دهد. به عنوان پیاده سازی مدار برای چنین فرکانس های بالانیاز به ملاحظات طراحی جامع است، به ویژه برای مراحلی که ورودی آنالوگ دارند، مشخص کردن پهنای باند مورد نیاز برای بلوک های مدار بحرانی مهم است. بخش سوم به بررسی مدار نمونه بردار و نگهدار (T / H) و پس از آن مرحله بافررسیدگی میکند و یک روش محاسبه مستقیم پهنای باندمورد نیاز بدون شبیه سازی مدار گسترده را فراهم می کند.بینشی از داخل مدار اجرا شده در بخش IV داده شده در حالیکه در بخش V مشخصات تراشه ارائه شده است.
این مقاله در نشریه آی تریپل ای منتشر شده و ترجمه آن با عنوان مبدل آنالوگ به دیجیتال فلش در سایت ای ترجمه به صورت رایگان قابل دانلود می باشد. جهت دانلود رایگان مقاله فارسی و انگلیسی روی عنوان فارسی (آبی رنگ) کلیک نمایید.
منبع:
Design and Characterization of a 3-bit 24-GS/s Flash ADC in 28-nm Low-Power Digital CMOS
