عنوان فارسی مقاله: |
معماری کارامد اندازه متغیر HEVC 2D-DCT برای پایگاه هایFPGA |
| عنوان انگلیسی مقاله: |
Efficient architecture of variable size HEVC 2D-DCT for FPGA platforms |
چکیده
این مطالعه، یک طراحی معماری سخت افزاری (DCT) تبدیل کسینوسی گسسته (2D) دو بعدی برای برنامه نویسی ویدئویی راندمان بالا (HEVC) در پایگاه های آرایه گیتی برنامه‌پذیر موردی (FPGA) را ارائه میدهد. متدولوژی ارائه شده به طور کارامدی، محاسبه 2D-DCT را برای تطبیق مولفه های داخلی و مشخصات منابع FPGA پیش میبرد. یک معماری مدار چهار مرحله ای، برای اجرای متدولوژی ارائه شده توسعه می یابد. این معماری از اندازه متغیر محاسبه DCT حمایت میکند، از جمله 4×4 ، 8×8، 16×16 و 32×32. معماری ارائه شده در سیستم وریلوگ اجرا شده است و در پایگاه های FPGA همگذاری شده است. در مقایسه با کارهای مرتبط موجود آثار مکتوب، این معماری ارائه شده، مزایای قابل توجهی را در هزینه سخت افزار و بهبود عملکرد نشان میدهد. معماری ارائه شده، میتواند تعریف فوق بالای 4 K@30 fps (UHD) برنامه های کاربردی زمان حقیقی تلویزیون را با کاهش هزینه سخت افزاری 64-31% حفظ نماید.
