| عنوان فارسی مقاله: |
طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA با استفاده از سبک معماری آرایه سیستولیک |
| عنوان انگلیسی مقاله: |
VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture
|
این مقاله طراحی VLSI یک RSA با قابلیت تنظیم سیستم رمزنگاری کلید عمومی را ارائه می دهد که 512 بیت، 1024 بیت و 2048 بیت را بر اساس الگوریتم مونتگمری پشتیبانی می کند و قابلیت دستیابی به سیکل های ساعت قابل مقایسه کارهای مربوطه متداول را، با اندازه قالب کوچکتر دارد. ما از روش باینری برای به توان رساندن واحدی استفاده می کنیم و الگوریتم مونتگمری را همراه با مفهوم آرایه سیستولیک برای طراحی مدارات الکترونیکی که بطور موثر اندازه قالب را کاهش می دهد؛ برای ضرب واحدی جهت ساده سازی پیچیدگی محاسبات اتخاذ کرده ایم. معماری اصلی چیپ شامل چهار بلوک تابعی به نام واحد ورودی/خروجی، واحد رجیستر، واحد حسابی و واحد کنترل است. ما مفهوم آرایه سیستولیک را برای طراحی تراشه رمزگذاری/رمزگشایی RSA با استفاده از زبان سخت افزاری VHDL اعمال می کنیم که توسط تکنولوژی TSMC/CIC 0.35 m 1P4M تایید شده است. مساحت قالب تراشه 2048 بیت RSA بدون DFT 3.9*3.9 mm2 است (با DFT، 4.58*4.58 mm2 است.) سرعت علامت در ثانیه می تواند به 10.84kbps تحت یک ساعت 100 MHz است.
