گیرنده رادیویی (مقاله رایگان pdf)

چکیده

          در این مقاله یک گیرنده رادیویی تربیعی پهن باند با به کارگیری فیلترهای انتخاب کانال تبدیل کننده A/D بر اساس مدولاسیون ΔΣ (ADCSF) ارائه شده است. خروجی میکسر پسیو تربیعی به طور مستقیم به ورودی ADCSF ها متصل می شود، که در آن یک مدولاتور مرتبه اول ΔΣ در یک فیلتر انتخاب کانال باترورث مرتبه چهارم (CSF) برای تأمین محدوده دینامیکی کافی برای سیستم سلولی گنجانیده شده است. در روش به دست آمده برای طراحی ADCSF تابع انتقال CSF حفظ می شود. گیرنده 65 nm CMOS دارای محدوده فرکانسی 0.6 - 3.0 GHz است و می تواند برای پشتیبانی از پهنای باندهای 2xLTE20، LTE20 و LTE10 برنامه ریزی شود. عدد نویز این گیرنده از 2.3 dB تا 3.9 dB تغییر است، مصرف جریان آن در حالت 2xLTE20 بین 3.3 mA در 0.6 GHz و 44 mA در 3.0 GHz بوده و از یک منبع 1.2 V تغذیه می کند که شامل 10 - 21 mA برای تولید و توزیع فاز LO است. مقدار SNDR در فرکانس GHz 1.8 LO، برابر با 47-51 dB است.

روش لوله کشی (مقاله رایگان pdf)

چکیده

        در این مقاله یک مبدل آنالوگ به دیجیتال با توان پایین (ADC) ارائه شده است که براساس روش راه اندازی خط لوله بکار رفته در معماری SAR (رجیستر تقریب متوالی) می باشد. این ساختار یک SAR ADC خط لوله دو مرحله ای می باشد که دارای کانال های نامتقارن TI (جاداده شده در زمان) می باشد، که هدف آن دستیابی به نرخ بالای نمونه برداری تا حدود سه برابر یک SAR ADC معمولی می باشد، و در عین حال دارای مزیت مصرف توان پایین و ناحیه کوچک باشد. به منظور طراحی یک مبدل دقیق، سرعت بالا و با توان پایین، از تبدیل منفعل باقیمانده بدون استفاده از آمپلی فایر میانی و مشارکت سمفونیک مراحل استفاده شده است. در معماری پیشنهادی، در طول فرآیند تبدیل، هر نمونه سیگنال تجربه ای مشابه آفست مقایسه کننده دارد، که دلیل آن به خاطر عملیات جدیدی است که اعمال شده است، بدون آنکه شماتیک چرخش مقایسه کننده یا حالت افزونگی اضافه گردد. براساس معماری پیشنهادی، یک ADC هفت بیتی با نرخ نمونه برداری 83 MS/s طراحی شده است و عملکرد آن با نتایج شبیه سازی طرح قبلی در یک تکنولوژی 180-nm CMOSمورد بررسی قرار گرفته است.تحلیل سطح سیستم و تائیدیه های شبیه سازی هردو نشان دهنده برتری معماری پیشنهادی نسبت به دیگر معماری های مشابه SAR می باشند.

کالیبراسیون چند مرحله ای (مقاله رایگان pdf)

خلاصه

         کالیبراسیون پس زمینه دیجیتال به طور کامل قطعی برای ADC ها خط لوله ارائه شده است. روش پیشنهادی بر اساس مفهوم انشعابADC به کوتاه ترین زمان کالیبراسیون پس زمینه با دقت بالااست. روش میانگین شیب عدم تطابق در یک طرح کالیبراسیون چند مرحله ای استفاده شده است تا تشخیص خطاهای مدار بدون هر گونه عملیات تکراری و یا بازخورد حلقه ها انجام شود، که ارائه آن سریع و دقیق است. تجزیه و تحلیل رفتارشبیه سازی شده برای کالیبراسیون چند مرحله ای توسعه یافته کارایی این تکنیک و شایستگی خود را برتکنیک مبتنی برLMS نشان میدهد. ملاحظات عملی در نظر گرفته شده وکالیبراسیون ارائه شده بر روی یک CMOS 40 نانومتر   200Ms/sاعمال شده است. نتایج شبیه سازی شده چرخه کالیبراسیون بسیار سریع را نشان می دهد ، که در آن ADC به بیش از 11 ENOB در کمتر از 1600 چرخه کلاک رسیده است.

سیستم مدیریت انرژی (مقاله رایگان pdf)

چکیده

         در این مقاله, یک سیستم مدیریت انرژی مبتنی بر سیستم چند عامله (EMS) برای پیاده سازی یک ریزشبکه هیبرید PV-کوچک آبی (MG) در ارتفاع بالا ارائه می شود. بر اساس اطلاعات محلی، منابع تولید توزیع شده (DG) در MG از طریق EMS برای رسیدن به عملکرد کارآمد و پایدار سیستم کنترل می شوند. مناقصه مجازی برای ایجاد سریع برنامه ریزی عملیات سیستم و ذخیره ظرفیت استفاده می شود. علاوه بر این، اعزام های توان در زمان واقعی از طریق کنترل پیش بینی مدل برای تعادل در تقاضای بار و تولید توان در MG انجام می شود. مدل دینامیکی و استراتژی مدیریت انرژی MG در یک پلت فرم شبیه سازی مشترک در زمان واقعی RTDS-PXI شبیه سازی می شود. نتایج شبیه سازی نشان می دهد که مدیریت انرژی پیشنهادی و استراتژی کنترل بهینه را می توانند به طور بهینه منابع DG را در MG برای رسیدن به عملیات های اقتصادی و امن کل سیستم اعزام نمایند.

انتقال باقیمانده غیر فعال (مقاله رایگان pdf)

چکیده

          یک مبدل آنالوگ به دیجیتال 12 بیتی دوکاناله 210MS/s (ADC) که روی معماری تقریب متوالی لوله ای بکار برده شده ارائه می شود. ADC به 3 مرحله، با انتقال باقیمانده غیر فعال بین مراحل اول و دوم و تقویت باقیمانده فعال بین مراحل دوم و سوم افراز می شود. ADC 5.3 m W از یک منبع 1 ولتی مصرف کرده و به SNDR 63.48 دسی بل در یک ورودی 5MHZ و 60.1 دسی بل نزدیک نرخ نایکوییست دست می یابد.

خط لوله 12 بیتی (مقاله رایگان pdf)

چکیده

        یک ADC خط لوله کم توان، پر سرعت، توسط جایگزینی آمپلی فایرهای باقیمانده جلو دار با مدار بندی تیپ دلو پالسی و توسط جبران کردن خطاهای ورودی با استفاده از خطی سازی دیجیتال، پیاده می شود. ADC در CMOS 65 نانومتری پیاده سازی شده و 0.26 میلی متر مربع جا اشغال می کند. این در 200MS/s  کار می کند، 11.5 Mw از یک منبع 1 ولتی مصرف کرده و به SNDR معادل 65 دسی بل در فرکانس های ورودی پایین و 57.6 دسی بل نزدیک نایکوئیست دست می یابد. Schreier FOM مبتنی بر SNDR متناظر به ترتیب 164.5 و 157 دسی بل است.

تقویت کننده عملیاتی (مقاله رایگان pdf)

چکیده

        این مقاله یک راه‌اندازی خط لوله‌ای ۴ مرحله‌ای ۱۲ بیت 110 MS/s یکپارچه SAR ADC  را از طریق یک تک تقویت‌کننده عملیاتی با بهره پایین ارائه می‌دهد. یک تکنیک مبتنی بر نسبت کالیبراسیون خطای بهره  بر اساس به اشتراک‌گذاری تک تقویت‌کننده عملیاتی به‌منظور کاهش پیچیدگی مدار دیجیتالی کالیبراسیون پیشنهادشده است. تنها یک سیگنال عدد شبه تصادفی  برای انجام تزریق لرزش  به کار گرفته‌شده است، اما خطاهای متعدد بهره را کالیبره می‌کند، و درنتیجه تسریع سرعت همگرایی، رهایی از کاهش سیگنال ورودی و به حداقل رساندن اصلاح آنالوگ با توجه به کالیبراسیون پس‌زمینه‌ای را انجام می‌دهد. اثربخشی معماری در تراشه‌های ۶۵ نانومتری CMOS که مساحت هسته آنالوگ آن‌ها تنها  mm20.12 است، تأیید شده است. ADC به‌طور متوسط ۶۳ دسی‌بل SNDR و ۷۵٫۲ دسی‌بل SFDR را در 110 MS/s با مصرف توان آنالوگ ۱۱٫۵ میلی وات از یک منبع ۱٫۲ ولت به دست می‌آورد. تنها ۴۰ هزار نقطه برای رسیدن به SNDR مطلوب با روش کالیبراسیون ارائه‌شده موردنیاز است.

1. مقدمه

          در حال حاضر با مصرف توان کمتر به‌صورت ذاتی، SAR ADC خط لوله‌ای [۱] [۲] به یک توپولوژی جایگزین محبوب برای خط لوله مرسوم ADC تبدیل شده است. اتلاف توان کمتر، از MDAC ساده‌شده به دست می‌آید و تعداد مقایسه‌گرها را به دلیل جایگزینی فلاش با SAR در هر یک از زیر مرحله‌های ADC به حداقل رسانده است. یک تک تقویت‌کننده عملیاتی با دو گام خط لوله‌ای غالباً در طرح‌های قبلی [۱] [۲] برای خط لوله SAR ADC به کار گرفته‌شده است، اما برای رسیدن به سرعت بالا و وضوح بالا (> ۱۰ بیت) با توجه به نوسان کوچک سیگنال باقی‌مانده‌اش بیش‌ازحد مرزی است. از سوی دیگر، خط لوله چندمرحله‌ای، دارای مزایای به دست آوردن فضای بیشتر از طریق معاوضه بهتر در تخصیص وضوح هر یک از زیر مراحل که برای وضوح بالاتر بسیار مهم است، چندین تقویت‌کننده عملیاتی برای MDAC و مقدار نوسان باقی‌مانده است. بااین‌وجود، چندین تقویت‌کننده عملیاتی در ساختار خط لوله چندمرحله‌ای مرسوم اجتناب‌ناپذیر است، مگر اینکه روش به اشتراک‌گذاری زمان [۳] استفاده شود، که قابل‌استفاده برای خط لوله SAR ADC است.

         همان‌طور که تکنولوژی سیلیکون به سمت مقیاس عمیق‌تر از زیر میکرون در حال حرکت است، طراحی تقویت‌کننده عملیاتی برای رسیدن به بهره بالای حلقه باز توسط بهره پایین ذاتی ترانزیستور و منبع ولتاژ سخت‌تر می‌شود. بنابراین، استفاده از یک تقویت‌کننده عملیاتی بهره کم با کالیبراسیون دیجیتال می‌تواند مزایا را از روند ریزمقیاس نمایی حفظ کند. چند تکنیک‌ کالیبراسیون پس‌زمینه‌ای [۴] [۵] برای ADC خط لوله‌ای چندمرحله‌ای برای جبران بهره پایین تقویت‌کننده عملیاتی در حوزه دیجیتال ارائه‌شده است.

این مقاله در نشریه آی تریپل ای منتشر شده و ترجمه آن با عنوان تقویت کننده عملیاتی در سایت ای ترجمه به صورت رایگان قابل دانلود می باشد. جهت دانلود رایگان مقاله فارسی و انگلیسی روی عنوان فارسی (آبی رنگ) کلیک نمایید.
منبع:

A 12-bit 110MS/s 4-stage Single-Opamp Pipelined SAR ADC with Ratio-Based GEC Technique

توان کم مصرف (مقاله رایگان pdf)

چکیده

          این مقاله نتایج طراحی نمونه اولیه بلوک IP یک مبدل آنالوگ به دیجیتال با تقریب متوالی (SAR ADC) را برای پیاده سازی با فن آوری 0.18 μm MMRF CMOS از شرکت UMC (تایوان) ارائه می دهد.

        در درجه اول، واحد ADC در این مقاله با توجه به الزامات فنی بازخوانی دستگاه های الکترونیکی سیستم ردیابی سیلیکونی برای آزمایش ماده باریونی فشرده [Compressed Baryonic Matter] در دستگاه شتاب دهنده FAIR (www.gsi.de/en/research/fair.htm) طراحی شده است. هر چند، از این ADC می توان برای طیف وسیع تری از کاربردها هم استفاده کرد.

          برای افزایش دقت و حصول اطمینان از قدرت تشخیص ADC از یک مقایسه کننده rail-to-rail استفاده شد. این ADC SAR بر روی تراشه ناحیه ای به مساحت 325 μm × 325 μm را اشغال می کند، ENOB برابر 6.88 بیت است، حداکثر DNL کمتر از 0.8 LSB و INL کمتر از 0.6 LSB است، فرکانس نمونه برداری 20 MHz، فرکانس ساعت 200 MHz و SNDR برابر 43.2 dB است. با این پارامترها ADC در ولتاژ تغذیه اسمی 1.8 V، در حدود 1.3 mA جریان مصرف می کند.

خطای اولیه سنسور (مقاله رایگان pdf)

چکیده

          موضوعی که در این مقاله به آن پرداخته می‌شود، مسائل تشخیص خطای اولیه سنسور برای گروهی از سیستم‌های غیرخطی با عدم‌قطعیت مشاهده‌گر غیرمنطبق است. تشخیص خطای منحصر به فرد مبتنی بر مشاهده‌گر مد لغزشی برای سیستم تکمیلی طراحی شده است که به همراه سیستم اصلی و خطای اولیه سنسور تشکیل است. پارامتر‌های طراحی شده با استفاده از تکنیک‌های فیلتر خط و LMI استفاده می‌شود تا این اطمینان حاصل شود که باقی مانده‌های تولیدی در برابر عدم قطعیت‌ها مقاوم، و حرکت لغزان با خطا از بین نمی‌رود. سپس سه سطح از آستانه‌های تطبیقی براساس دینامیک‌های مد لغزان مرتبه کاهش یافته پیشنهاد شده است که به طور موثر قابلیت شناسایی خطا‌های اولیه سنسور را بهبود می‌بخشد. همچنین مطالعه موردی بر سیستم کششی در خط راه آهن سرعت بالا در چین ارائه شده است و اثربخشی طرح تشخیصی خطای اولیه سنسور را نشان خواهد داد.

مدیریت تقاضا (مقاله رایگان pdf)

چکیده:

           نفوذ زیاد انرژی باد در سیستم های قدرت، باعث بروز برخی مسائل مانند رمپ کردن و عدم تناسب بین توان باد و توان درخواستی می شود. یکی از راه حل های ممکن برای این مسائل، مدیریت تقاضا (DSM) است. در این مقاله، توزیع اقتصادی پویا (DED) با استفاده از سطوح مختلف توان باد و استفاده از DSM پیشنهاد شده است تا مسائل مربوط به نفوذ بالای توان باد را حل کند. تأثیر استفاده از DSM بر هزینه عملیات همراه با تست‌های متفاوت مورد بحث قرار گرفته است. سیستم مدل کردن جبری (GAMS) با استفاده از BARON به عنوان حل کننده و الگوریتم ژنتیک (GA) با عملکرد ترکیبی برای حل مدل پیشنهادیDED مورد استفاده قرار می گیرد و مقایسه آن ها ارزیابی می شود. مدل پیشنهادی به یک سیستم از نسل شش واحدی برای آزمایش تاثیرگذاری مدل پیشنهادی اعمال می شود.